雜散電容突破3pF其實是家常便飯，這些場景尤其要注意：

1、MCU引腳的“隱藏屬性”‌：很多MCU的IO引腳標稱電容是2pF，但實際批量生產中，這個數值可能會漲到4pF到7pF，直接拉高了整個電路的雜散電容基數。

2、走線越長，電容越大‌：晶振和MCU之間的走線每增加1cm，就可能帶來0.2pF到1pF的額外電容。如果為了布線方便繞個大彎，雜散電容分分鍾超標。

3、多層板的“雙麵夾擊”‌：在四層及以上的PCB中，晶振信號線如果緊貼地平麵或電源層，就會形成類似平行板電容的結構，耦合效應會讓雜散電容大幅增加。

4、畫蛇添足的設計‌：為了焊接方便把焊盤畫得過大，或者把外接電容離晶振太遠，都會進一步放大寄生效應，讓雜散電容“越攢越多”。

雜散電容對不同類型的晶振，影響方式也完全不同：

無源晶振：直接動搖“根本”‌：無源晶振的頻率完全依賴外部負載電容，雜散電容會直接改變等效負載電容值，輕則導致頻率偏移，重則讓晶振無法滿足起振條件，直接“罷工”。

有源晶振：間接破壞“環境”‌：有源晶振自帶振蕩電路，雜散電容不會直接影響輸出頻率，但會幹擾信號質量。比如讓輸出信號的抖動增大、上升沿變緩，甚至引入額外的噪聲，長期下來會讓係統穩定性下降，溫度漂移也會變得更嚴重。

既然雜散電容無法消除，那91香蕉在线网站就得想辦法控製它。在PCB設計階段做好這些細節，能有效把雜散電容控製在合理範圍內：

1、貼身布局‌：晶振要盡量靠近MCU的時鍾引腳，能貼多近貼多近，最短路徑走線，減少走線帶來的分布電容。

2、精簡走線‌：晶振的時鍾線要盡量短、盡量直，避免過孔，實在需要過孔也要盡量少打，每一個過孔都會增加額外的寄生電容。

3、小焊盤，短引腳‌：在保證焊接可靠性的前提下，盡量縮小晶振和外接電容的焊盤尺寸，元器件引腳也盡量剪短，減少引腳和焊盤帶來的寄生效應。

4、合理參考地‌：給晶振信號線提供連續的地平麵參考，但要避免信號線和地平麵、電源層過於“親密接觸”，減少平行板電容效應。

5、遠離幹擾源‌：晶振要遠離DC-DC轉換器、高頻時鍾電路等幹擾源，這些模塊的電磁輻射會和雜散電容疊加，進一步惡化信號質量。

實際項目中，91香蕉在线网站很難直接測量雜散電容的準確值，通常的做法是“先估算，後驗證，再微調”：

1、先按3pF的經驗值計算外接電容的初始值，焊上板子測試頻率。

2、如果發現頻率偏低，說明實際雜散電容比3pF大，需要減小外接電容值；如果頻率偏高，就增大外接電容值。

3、反複微調，直到頻率達到標稱值。比如之前遇到過一個案例，晶振要求18pF負載電容，初始用了27pF的外接電容，結果頻率偏低，判斷雜散電容大概是5pF，換成22pF的電容後，頻率就恢複正常了。